Pcb Layout Design

PCB 布局与走线

将已确定的连接和封装转化为满足项目约束、可复核的物理设计。以当前工程文件和适用版本的 EDA 原生结果为依据。

1. 选择任务范围

保留已有布局、走线、锁定对象及机械约束，仅调整完成任务所需的区域。发现原理图或封装错误时定位受影响对象，在授权范围内修复并同步；不为布线方便改变电路或交换不允许互换的引脚。常规可逆工作连续推进，不将每个阶段变成确认关卡。

2. 按需读取参考

先读项目规格、原理图注释、器件指南、机械资料和板厂叠层。以下参考仅加载当前任务需要的部分：

精确容差、制造能力及工具语法应核对实际型号、工艺和软件版本的官方资料。区分明确要求、计算值、经验假设与几何实测；不将案例参数套作新板规则。

**统一取舍原则：**先满足产品、安全、电气、机械与制造硬约束；硬约束互相冲突时定位具体对象、依据和影响，按第 3 节解决，不能用布通率、外观或宽松经验值抵消。在合格候选方案中，比较整组可布线性、路径长度、折弯、过孔及通道组织；单根最短是优化指标之一，不是唯一目标。局部改线、布局调整和有依据的线宽调整按原因与整体收益选择，不把某一种操作设为所有优化的必经步骤。

3. 接手与规则设置

按“识别工程 → 读取已有规则 → 核对设计输入 → 落实有效规则”推进。独立输入可并行核查，布局与分层方案可迭代；以下前置条件须在对应区域布局、扇出或走线前完成。

1. **识别工程并保留现状。**识别根工程、层级原理图、PCB、库依赖、EDA 版本与修改状态。记录固定对象、已有几何、未连接及可获得的 DRC 基线；大范围修改保留可恢复版本。
2. **读取已有布线规则。**按 已有规则检查 核对已保存的线宽、间距、过孔尺寸及有效限制；先记录来源与待核对项，不用默认值、模板或案例数值覆盖。尚无 PCB 时先建立空板并读取继承设置，再导入封装，不开始摆件或扇出。
3. **核对连接与封装，按需同步。**同步前检查增删、替换和关联变化，避免丢失位置与走线。重点核查连接器、BGA、裸露焊盘、极性及自建/导入封装的引脚映射、方向、尺寸与装配变体。
4. **核对输入与布局前置条件。**复用或建立机械、工艺、电源、关键网络、装配测试及隔离约束记录；注明单位、来源/版本、适用对象和确认状态。执行第 4.1 节的板框、结构件与分层方案核查，并检查限高、安装和插拔包络；按制造专题预留测试/烧录、基准点和特殊孔工艺所需空间。缺失 3D 模型时可使用有尺寸依据的包络并注明精度。
5. **落实有效规则后再布局。**将规则基线与已核对的输入、层用途和通道方案比较；保留适用设置，仅补齐缺项或修正有依据的冲突，记录原值、新值、原因和影响范围。在目标 EDA 中映射到网络类、规则域、约束管理器或等价对象，并确认规则实际命中；使用 KiCad 时再按 KiCad 约束层次和网络类 执行。不通过放宽规则或关闭检查制造“零错误”。后续方案变更时重查受影响规则。

规则冲突或缺少板框、结构件位置、关键映射、受控阻抗叠层、隔离条件时，先查工程；仍无法确定则询问最少必要信息，暂停依赖项的定型并继续独立工作。普通可移动器件朝向等可逆选择自行处理；候选方案标为草案，已有确认不重复询问。缺少材料/介质参数时不得声称线宽已满足阻抗。

4. 布局中的关键约束

4.1 布局前确认

• **布局前确认板框与板边距。**按 结构件和板框基线 核对轮廓、尺寸/公差、孔槽和分板，分别确认铜、孔、器件/操作包络与工艺边；不自行改变已确认板框。
• **布局前检查结构件位置是否已确定。**按同一基线核对对象、位置/角度/所在面及确认来源；不能把“已放置”或“已锁定”当作人工确认。
• **多层板在布局前规划层用途与关键网络换层。**按 物理叠层与层用途 建立层用途、网络分层、参考面与允许换层记录，并用实际扇出和布局迭代验证；不自动增加层数或补铜。

4.2 布局实施与保持

• **布局过程中不调整手动确认的结构件。**即使未锁定，也不得移动、旋转或翻面；分组操作和同步同样受约束。冲突优先调整可移动器件与通道，只有设计人员明确变更后才更新基线。按 结构件和板框基线 在批量操作、同步后及交付前复核，意外变化先恢复。
• **按连接关系模块化布局。**按 模块化布局 由功能、层级和实际网络识别模块，按信号流与供电路径安排相对位置。
• **先保证关键局部电路与空间。**共同规划主控扇出、电源环路、敏感模拟、晶振、接口与 RF 通道；预留大电流铜区、回流、散热、返修和测试空间。去耦检查实际引脚—电容—地环路；ESD 检查入口与泄放路径；天线净空和馈线参考分别处理。
• **按装配条件安排间距与方向。**按 装配、维修间距与方向 检查器件本体、courtyard、高度、贴装/焊接、返修、测试、散热和结构包络。
• **布局结束前检查可布线性。**检查关键扇出、模块内长连接、模块间交叉及正反面叠放，按拥挤原因比较通道调整与可移动器件的位置/朝向调整。飞线总长只作辅助指标。

5. 走线与铺铜

5.1 持续遵守的规则

• **先按原理图功能分组，再规划通道。**按 网络功能分组 追踪实际端点、跨页连接和串联器件，将电源供回、大电流/开关输出、高速/时钟、敏感采样/反馈、控制/使能/状态及普通低速网络分组，并记录每组的约束、优先级和验证方法。分组允许一条路径具有多个属性；反馈不自动归入普通控制，GND 按其服务的功率回流、信号参考、屏蔽或泄放用途关联处理。
• **先分析原理图网络，再结合通道选线宽。**按 线宽选择 从引脚、负载和信号特性确定电气需求，复用有效规则及逐层阻抗几何，再核对整组通道空间。
• **选择简洁且整组可行的路径。**按第 2 节取舍原则减少无必要的长度、折弯与过孔；允许在满足相关预算时，以适度长度调整换取明确的整组通道收益。明显离开端点所在区域、沿板边长距离绕行、越过端点后折返或形成近包围路径时，须按走线专题追踪端点并记录其电气、机械、隔离、调长或整组通道原因；没有有效原因则比较调整可移动器件、重分通道和局部拆线重布。不能为单根几何最短阻塞其他连接、跨参考面分割或穿越噪声区，也不为外观统一增加无收益的绕行。
• **大电流在空间允许时优先连续短宽铜区或电源平面。**依据电流、铜厚、压降、温升和工艺判断，追踪焊盘入口、细颈、热连接、过孔及完整回流。短宽引出可保留；SW 等高 dv/dt 节点按器件指南控制面积，铜区不得侵占隔离/天线净空或破坏参考平面。
• **主通道横平竖直，转弯优先 45° 斜切或圆弧。**避免无必要的锐角折返、直角硬转和碎折线。几何定义、扇出/分支/射频例外及修复方法按走线专题第 1 节执行；不为对齐网格移动固定端点或拉长关键路径。
• **依据实际叠层处理耦合。**无连续平面隔开的相邻信号层，避免长距离上下重叠/近平行，优先错开并按需采用不同主方向。有连续地平面隔开时不一律要求正交；检查槽、孔、边缘及换层回流。保持差分 P/N 和信号—回流所需关系；专属隔离要求优先落实。详细判定见走线专题第 2 节。
• **铺铜先标用途。**按 功率铜与信号参考铜 分别检查用途，再按 铜区流程 核对参数和实际填充；接地不自动切分或合并独立地网。

5.2 执行流程

1. **先规划成组通道与铜区。**按 通道规划与工整度流程 确定相关连接的入口、出口、相对次序、通道空间和需隔离对象，再按 候选路径与拥塞回退 形成通道骨架、比较整组候选并逐根落线；兼顾整组路径与后续可布线性，不仅按单根最短路径依次占道。结合布局和分层方案安排参考面与供回电铜区，复用已有适用铜区；在需要检查真实回流或载流路径时完成对应原生填充，不等所有信号布完再安排铺铜。
2. **读图确认关系，边布线边优化布局。**每组布线前按 模块化布局 追踪实际引脚、跨页连接及串联器件。拉线中按 布局与布线迭代 分析并调整可移动器件，比较整组收益并保持结构基线。先处理最受约束的关键网络和局部环路；每组完成后立即执行 关键网络检查。依赖填充的项目使用当前实际铜区；后续修改影响已查项目时重填并复核。
3. **整理通道、局部几何并逐层回看。**每组布线基本成形后及交付前，按 工整度流程 检查整组通道、转角与进出线。拓扑稳定后按明确时序预算调长，比较整组收益，重填受影响铜区并复用关键网络清单；布通或零 DRC 不代表工整度通过。
4. **完成最终填铜与验证。**本次编辑结束后，对交付范围使用最终版本重新填铜，检查实际连接、铜分布及结构基线，再按第 6 节完成所需原生检查与最终关键网络复核。全板交付执行全板检查；只有完成对应检查后才按第 7 节生成所需制造资料。后续编辑使结果失效时返回受影响步骤。

6. 验证与能力边界

使用目标 EDA 官方支持、经过验证且能保留设计对象语义的编辑接口；根据软件实际能力选择插件/脚本 API、IPC/RPC、自动化接口、命令行或 GUI，不假定所有 EDA 都支持 IPC。编辑正在运行且提供受支持 IPC API 的 KiCad 工程时优先使用该接口；Altium Designer、Cadence Allegro、EasyEDA 等软件使用各自版本明确支持的官方接口。离线读取或批量分析可使用兼容当前文件版本的普通 API，写回前须确认其安全保留规则、网络和几何语义。不得因接口可调用就推断其具有自动布线能力；编辑后必须执行目标 EDA 的原生检查。不猜测接口、不用未经验证的文本替换修改复杂几何、不自动降级保存。工具明确不可用后，仅有新线索才重试；继续可靠的静态核查并说明无法完成的操作。

执行本次文件的原生 DRC、未连接及原理图一致性检查，记录工具/文件版本、填铜状态和报告位置。结构件复核按第 4 节、关键网络复核按第 5 节执行；阶段评审采用 评审与交付清单。局部修改检查受影响网络及邻域；改变规则、层数或铜区等全板条件及最终全板交付时，执行对应全板检查。

检查记录格式与状态定义见 评审记录格式；其中发现的问题统一按以下格式记录：

严重度 | 器件/网络/层/位置 | 观察与证据 | 适用要求 | 影响 | 建议或已做修改 | 复核方法与状态

按实际影响区分阻断、高、中、低；缺失关键条件或已确认短路/映射/机械/工艺问题可阻断相关定型。将待核实风险、风格问题与已确认违规分开；DRC 排除逐项保留对象、原因和验证依据。几何扫描不能冒充原生连通性、阻抗、串扰或 3D 碰撞验证。

7. 交付与完成判据

制造与装配文件按供应商要求及工具支持格式生成，绑定同一版本；独立核对层、比例、原点、钻孔/槽、板框、镜像、底层方向、变体与极性。板厂 DFM、样机 SI/PI、热与整机验证分别记录，未执行不得标为通过。

原生检查不可用时写“编辑完成，待原生验证”；零 DRC 不等于整机性能合格。最终交付说明本次完成内容、修改文件、关键依据、实际验证结果、阻断/未验证项和交付位置，不强制每阶段另建报告。