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ljj05170930

@ljj05170930 source repo

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• 16 hours ago last updated

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   Tb Creator · ljj05170930

   创建 SystemVerilog 测试平台文件。触发词包括：创建TB、写testbench、新建测试平台、生成TB、写TB、创建仿真测试文件
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   Verilog Code · ljj05170930 bundle

   编写和审查可综合的 Verilog RTL 代码。当用户要求编写、设计、实现、修复或审查任何 Verilog/RTL 模块、 硬件模块或数字逻辑时自动触发。触发词包括：写Verilog、写RTL、实现模块、设计电路、review代码、 审查Verilog、FSM、状态机、FIFO、pipeline、流水线、arbiter、仲裁器、counter、计数器、 shift register、移位寄存器、handshake、握手协议、AXI、APB、SPI、I2C、UART、 clock divider、分频器、debounce、去抖、edge detector、边沿检测、synchronizer、同步器、 dual-port RAM、双端口RAM。即使用户只说"写一个模块"或"实现这个功能"而没有显式提到"Verilog"， 也应使用此 skill。涵盖新代码生成和已有 Verilog 代码的 review/debug。
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   New Verilog Project · ljj05170930

   新建 Verilog 仿真项目，搭建环境。触发词包括：新建项目、建立Verilog环境、初始化工程、搭建仿真环境、新建Verilog工程
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